全球衝刺3nm芯片：最燒錢的技術戰！

2020年全球半導體先進製程之戰新的交鋒已然火花四射。

從華為、蘋果打響7nm旗艦手機芯片第一槍開始，7nm芯片產品已成百花齊放之勢，而5nm芯片也將在今年下半年正式首秀。

10nm、7nm、5nm、3nm……這些逐漸縮小的芯片製程數字，正是全球電子產品整體性能不斷進化的核心驅動力。

通往更先進製程的道路猶如攀登高峯，飆高的技術難度和研發成本將大多數芯片代工廠攔在半山腰，全球唯有台積電、三星、英特爾還在向峯頂衝刺。

就在剛剛過去4個月，三星、台積電和英特爾接連密集釋放關於更先進製程的新訊息。

三星首款3nm芯片研發成功，台積電3nm芯片晶體管密度達2.5億/mm²，英特爾官宣製程迴歸兩年更新週期。

▲全球主要晶圓廠製程節點技術路線圖 

與此同時，作為過去十年芯片製程演進的關鍵功臣，FinFET之父、美國加州大學伯克利分校教授胡正明被授予國際電氣與電子工程學會授予2020年IEEE榮譽勛章。

在全球備戰3nm及更先進製程的關鍵節點，本文圍繞晶體管結構、光刻、沉積與刻蝕、檢測、封裝等五大關鍵環節，探討全球先進製程衝刺戰中更高階的核心技術及玩家格局。

▲邁向1nm節點的技術路線圖（圖源：Imec）

一、世界上最燒錢長跑：芯片製程進階之路

什麼是芯片製程？製程用來描述芯片晶體管柵極寬度的大小，納米數字越小，説明晶體管密度越大，芯片性能就越高。

例如，台積電7nm芯片的典型代表蘋果A13、高通驍龍865和華為麒麟990，每平方毫米約有1億個晶體管。隨後台積電5nm、3nm芯片進一步將每平方毫米的晶體管數量進一步提升至1.713億個、2.5億個。

 

▲台積電製程工藝節點路線圖（圖源：WikiChip） 

伴隨着製程的進化，5nm比7nm芯片性能提升15%，功耗降低30%；3nm又比5nm芯片性能提升10-15%，功耗降低25-30%。

由於各家對製程工藝的命名法則不同，相同納米制程下，並不能對各廠商的製程技術進展做直觀比較。比如英特爾10nm的晶體管密度與台積電7nm、三星7nm的晶體管密度相當。
 

▲全球先進製程技術對比 

從製程最新進展來看，一邊是台積電三星在5nm/3nm等先進製程上你追我趕，另一邊英特爾則韜光養晦循序漸進地走向7nm。

5nm方面，台積電已經拿到蘋果和華為的旗艦手機芯片訂單，下半年開啟量產，有望在其2020年營收佔比達10%。

三星在5nm製程則相對落後，目前正加速韓國華城5nm生產工廠V1的建設，預計6月底前完成生產線建設，今年年底前實現量產。

據外媒報道，三星與谷歌正合作開發採用三星5nm LPE工藝的定製Exynos芯片組，將搭載於谷歌的Pixel智能手機、Chrome OS設備甚至數據中心服務器中。

3nm方面，台積電3nm製程預計2021年開始試生產，並於2022年下半年開始量產。三星原計劃2021年大規模量產3nm工藝，但受當前疫情影響，不確定量產時間是否會推遲。

為什麼挺進先進製程的玩家屈指可數呢？主要源於兩大門檻：資本和技術。

製程工藝的研發和生產成本逐代上漲。根據市場研究機構International Business Strategies（IBS）的數據，3nm芯片的設計費用約達5-15億美元，興建一條3nm產線的成本約為150-200億美元。

兩年前台積電為3nm工藝計劃投資6000億新台幣，摺合近200億美元。單是從資金數目來看，很多中小型晶圓廠就玩不起。

▲不同工藝下的典型芯片流片成本圖，28nm後成本開始迅速上升 

更高的研發和生產成本，對應的是更難的技術挑戰。

每當製程工藝逼近物理極限，晶體管結構、光刻、沉積、刻蝕、檢測、封裝等技術的創新與協同配合，對芯片性能天花板的突破起到決定性作用。

二、摩爾定律的續命關鍵：晶體管結構從FinFET走向GAA

晶體管在芯片中起到「開關」作用，能通過影響相互的狀態傳遞信息。晶體管的柵極控制着電流能否從源極流向漏極，電子流過晶體管相當於「開」，電子不流過晶體管相當於「關」。

隨着晶體管尺寸縮小，源極和柵極間的溝道不斷縮小，當溝道縮短到一定程度時，即便不加電壓，源極和漏極也因間距過小而互通，即產生「漏電」現象，晶體管則失去「開關」的功能，無法實現邏輯電路。

▲晶體管結構進化路線圖 

1、從平面晶體管到FinFET

幾十年來，基於平面（Planar）晶體管的芯片一直是市場上最先進的設備。然而製程技術發展到22nm以下節點後，平面晶體管開始遇到源極漏極間距過近的瓶頸。

此時，華裔科學家胡正明教授於1999年發明的3D鰭式場效晶體管（FinFET），成為延續摩爾定律的革命性技術，在過去十年間，為基於邏輯的工藝技術創新做出了核心貢獻。

英特爾在2011年轉向22nm FinFET。FinFET的立體構造將漏極和源極由水平改為垂直，溝道被柵極三面環繞，不僅增厚絕緣層，而且增加接觸面積，避免漏電現象的發生。

相比平面晶體管，FinFET在工藝節點減小時，能做到更好的性能和電壓縮放，切換速度和電流密度均顯著提升。

▲從平面晶體管到FinFET再到GAAFET的演變 

FinFET已經歷16nm/14nm和10nm/7nm兩個工藝世代，今年採用台積電5nm FinFET晶體管工藝的芯片預計將在下半年問世。

在衡量技術成熟度、性能和成本等因素後，台積電的3nm首發沿用FinFET晶體管方案。

2、GAAFET：走向3nm及更先進工藝

隨着深寬比不斷拉高，FinFET逼近物理極限，為了製造出密度更高的芯片，環繞式柵極晶體管（GAAFET，Gate-All-Ground FET）成為新的技術選擇。

三星、台積電、英特爾均引入GAA技術的研究，其中三星已經先一步將GAA用於3nm芯片。

不同於FinFET，GAAFET的溝道被柵極四面包圍，溝道電流比三面包裹的FinFET更加順暢，能進一步改善對電流的控制，從而優化柵極長度的微縮。

三星3nm採用的GAA技術名為多橋通道FET（MBCFET，Multi-Bridge Channel FET）。這是一種納米片FET（nanosheet FET），可通過用納米片替換納米線周圍的柵極，實現每堆更大的電流。

不過納米片FET當下還面臨一些挑戰，包括n/p不平衡、底部板的有效性、內部間隔、柵極長度控制和器件覆蓋。

▲從FinFET到Nanosheet再到Forksheet的演變

微電子研究中心（Imec）正在開發面向2nm的forksheet FET。

與nFET和pFET使用不同器件的現有GAAFET不一樣的是，在forksheet FET中，nFET和pFET都集成在同一結構中，間距更小並減少密集縮放。

Imec的2nm forksheet具有42nm的接觸柵極間距（CPP）和16nm的金屬間距，均低於Nanosheet 45nm的接觸柵極間距和30nm的金屬間距。

Complementary FET（CFET）是另一種類型的GAA器件，由兩個單獨的納米線FET（p型和n型）組成。一般pFET堆疊在nFET的頂部，消除了n-p分離的瓶頸，減少了電池有效面積。

去年11月，英特爾首席執行官Bob Swan曾提到，英特爾的3nm也將採用CFET。

但CFET及相關的晶體管也存在散熱等挑戰，還需要更多時間來開發，在各環節需要新的技術和設備。

▲從FinFET到nanosheet再到forksheet和CFET 

三、更精細的芯片「刻刀」：高數值孔徑EUV

負責「雕刻」電路圖案的核心製造設備是光刻機，它是芯片製造階段最核心的設備之一，光刻機的精度決定了製程的精度。

光刻機的運作原理是：先把設計好的芯片圖案印在掩膜上，接着用激光光束穿過印着圖案的掩膜和光學鏡片，將芯片圖案曝光在帶有光刻膠塗層的硅片上。

此時，塗層被光照到之處發生反應溶解，沒有被照到之處保持不變，掩膜上的圖案就被轉移到芯片光刻膠塗層上。
 

▲光刻原理簡示 

目前193nm浸沒式光刻是應用最廣且最成熟的技術，在22/16/14/10nm節點，主要芯片製造商均使用基於193nm浸沒式光刻系統的雙重成像（double patterning）技術。

到7nm及更先進的技術節點時，則需要波長更短的極紫外（EUV）光刻技術來實現更小的製程。而荷蘭ASML是全球唯一有能力製造EUV光刻機的廠商。

面向3nm及更先進的工藝，芯片製造商或將需要一種稱為高數值孔徑EUV（high-NA EUV）的EUV光刻新技術。
 

Imec和ASML成立了聯合研究實驗室，專注於後3nm節點的納米級元件製造藍圖，具體分為兩個階段：

第一階段開發並加速EUV技術導入量產，第二階段共同探索下一代high-NA EUV技術潛力，以製造出更小型的納米級元件，推動3nm以後的半導體微縮製程。

根據ASML年報，他們正在研發的下一代極紫外光刻機將採用high-NA技術，有更高的數值孔徑、分辨率和覆蓋能力，較當前的EUV光刻機將提高70%。

值得一提的是，英特爾的3nm節點與ASML的High-NA EUV光刻機設備的量產時間相吻合，大約在2024年前後。

▲ASML 預測半導體制程升級規劃 

針對後3nm工藝，Imec重點投入的研發領域包括光阻技術、光罩的防塵薄膜技術、工藝優化。

一方面，更高的光阻劑往往會增加缺陷率，光阻技術還需進一步改進以降低缺陷率。

另一方面，透明度等方面的挑戰致使EUV的光罩防塵薄膜發展相對緩慢。

幸運的是，現有的EUV掩模工具足以用於3nm及更高的工藝。

四、兼顧有機與無機材料：沉積和刻蝕從原子層到分子層

為了將微電子器件造的更小，芯片製造商必須把越來越多的電路塞進更小的薄膜和3D結構中，這對與半導體工藝兼容的沉積和刻蝕技術提出了更高的要求。

薄膜沉積是指在硅片襯底上生成特定功能薄膜層的工藝，所沉積的薄膜可以是導體、絕緣材料或半導體材料。

刻蝕機通過幹刻蝕（用等離子體進行薄膜刻蝕）及濕蝕刻（液體腐蝕）的方法，根據印上去的圖案刻蝕掉有圖案（或沒有圖案）的部分，留下剩餘的部分，芯片圖案又從光刻膠塗層轉移到了硅片上。

▲刻蝕原理簡示 

當今的芯片使用各種原子級加工工具生產。

原子層沉積（ALD）技術可將材料以單原子膜形式一層一層的鍍在襯底表面，一次只能沉積一層。原子層刻蝕（ALE）技術是一種用於精密去除目標材料層的工藝。ALD和ALE均用於邏輯和存儲器。

業界正在為3nm及更先進節點開發ALD和ALE的高級版本。

區域選擇性沉積是一種先進的自對準圖案化技術，將新穎的化學方法與ALD或分子層沉積（MLD）工具結合在一起，涉及在精確位置沉積材料和膜的過程，可減少流程中的光刻和刻蝕步驟。

從理論上講，選擇性沉積可用於在金屬上沉積金屬，在器件上的電介質上沉積電介質。不過目前區域選擇性沉積仍存在一系列挑戰，還在持續研發中。

▲ALD區域選擇性沉積Al2O3原理圖 

對於在低納米節點上開發的芯片，主要問題有器件的選擇性增長、去除特定材料等。

因此，可以通過某種刻蝕去除出現在芯片中的異常現象，但晶圓上殘留的任何材料都可能引起其他問題，例如掩膜堵塞。

業界一直在將嵌段共聚物視為生產這些緊密圖案化表面的一種方式。嵌段共聚物將多種性質不同的聚合物鏈段連在一起，製備成一種特殊的線型聚合物，得到性能更為優越的功能聚合物材料。

過去，大部分商業努力都集中在無機材料上，無機材料比有機材料更緻密、更薄。但隨着越來越多的有機材料進入製造過程，僅適用於無機薄膜的ALD和ALE技術就不夠用了。

分子層沉積（MLD）、分子層刻蝕（MLE）和ALD、ALE的方法類似，但和ALD和ALE不同的是，MLD和MLE也能用於產生和去除有機薄膜。

這種刻蝕技術可以選擇性去除MLD層，而不會影響到附近的ALD層，為精確控制納米級材料的幾何形狀打開了一扇新的大門。 

▲先進製程設備佈局 

五、拒絕芯片瑕疵！卡住質量防線的檢測

在芯片進入量產前，還需使用各種系統來查找芯片中的缺陷，也就是對芯片進行檢測。

晶圓檢測分為兩類：光學和電子束。光學檢查工具速度快，但分辨率受限；電子束檢測工具分辨率更好，但速度偏慢。

因此，Applied Materials、KLA、ASML等公司均在開發多光束電子束檢測系統，理論上來説，它能以較高的速度發現最困難的缺陷。ASML即開發了一種具有9條光束的電子束檢測工具。

▲ASML多光束晶圓檢測方法 

不過芯片製造商希望使用具有更多光束的工具來加快檢測過程。這項技術目前尚且面臨不少挑戰。

芯片製造商還使用各種量測系統來測量芯片內的結構。其中微距量測掃描式電子顯微鏡（CD-SEM）進行自上而下的量測，光學CD系統使用偏振光來表徵結構。

十年前，許多人認為CD-SEM和OCD會走到盡頭，因此加快了幾種新型量測技術的開發，包括稱為臨界尺寸小角X射線散射（CD-SAXS）的X射線量測技術。

CD-SAXS是一種無損量測技術，使用小光束尺寸的可變角度透射散射來提供量測結果，X射線的波長小於0.1nm。其優點是能在於小波長能提供更高的分辨率，避免了OCD所具有的許多參數相關性問題，並且計算更加簡單。

但在在某些情況下，X射線是由R＆D設施中的大型同步加速器存儲環產生的，這對晶圓廠來説很不切實際。

對於Fab工具，CD-SAXS需要緊湊的X射線源。三星，台積電等公司在實驗室中均有CD-SAXS工具。

基於晶圓廠的CD-SAXS的問題在於X射線源有限且速度慢，會影響吞吐量。另外據VLSI研究公司總裁Risto Puhakka介紹，其成本也是一個問題，「可能貴5倍或10倍」。

Puhakka認為，短期內芯片製造商不會將CD-SAXS插入到在線監控流中。

CD-SAXS在內存方面正在取得進展。如今，在研發方面，內存製造商正在使用該技術來表徵硬掩模和高寬比結構。在邏輯芯片方面，該技術仍處於概念階段，X射線強度還將面臨挑戰。

六、像搭樂高一樣堆疊封裝芯片

傳統設計方法是通過縮小每個節點上不同的芯片功能，並將它們封裝到一個單片芯片上。

但是對很多人來説，集成電路的擴展變得愈發昂貴，且每個節點上的性能和功率優勢都在減少，因此需要高級封裝等替代方案。

當今高級封裝技術能讓內存更接近邏輯處理單元，提升互聯密度和信號傳輸速率。

邏輯內核與存儲單元之間的物理距離會導致延遲，人工智能等應用又需要密集的計算操作，信號從大型芯片的一端傳輸到另一端所花費的時間，遠比使用高速接口從一個芯片傳輸到另一芯片所花費的時間更長。

因此，通過封裝邏輯核心和內存，可以大大減低功耗並增加內存帶寬。許多封裝廠研發先進的封裝技術，以增加晶體管速度，從而提高整個封裝系統的性能。

在已量產的2.5D集成電路領域，台積電主推CoWoS工藝，英特爾主推EMIB工藝，三星主推FOPLP。
 

▲台積電先進封裝技術一覽 

未來通過難度更高的硅通孔（TSV）3D封裝技術，台積電將進一步量產系統整合SoIC、 WoW等3D集成電路，英特爾推出Foveros技術，三星推出3D SiC。

小芯片（chipset）是實現異構集成的一種新形式，通過在特定空間像樂高似的堆疊多種芯片，實現更快的開發速度和更高的計算力。

去年台積電展示的7nm小芯片系統就是一個很好的例子，通過採用COWOS封裝技術和LIPINCON互連技術，將大型多核設計劃分成多個小芯片，從而提供更高的良率和更好的經濟性。

英特爾也做到將不同IP、不同工藝的各種方案封裝在一起，從而省去漫長的重新設計、測試、流片過程。

2019年7月，英特爾推出將EMIB和FOVEROS相結合的CO-EMIB技術，無論是2D水平互連還是3D堆疊互連，單片與單片之間都可實現近乎於SoC級高度整合的低功耗、高帶寬、高性能表現。

▲台積電、三星、英特爾均為堆疊封裝技術的主要參與者 

研究人員也在功率半導體封裝方面進行改進。例如，碳化硅（SiC）比硅具有更高的擊穿電場和熱導率，供應商將SiC功率MOSFET和其他組件集成到功率模塊中。

但要充分利用碳化硅，還需在封裝方面做很多優化工作。Cree CTO John Palmour在最近的一次採訪中表示，如果僅使用用於硅的標準功率模塊設計，則只能獲得碳化硅所應具有的性能的一半左右。

結語

隨着半導體制程的不斷髮展，摩爾定律的推進節奏逐漸趨緩，延續摩爾定律的生命力需要創新技術和設備的突破。

胡正明教授曾説過，半導體行業大約每隔20年，就會有新的危機出現。20年前，大家一度非常悲觀，看不清如何才能將芯片性能做得更好、功耗更低且控制住成本。

如今半導體行業回到了20年週期的「危機」循環節點，全球最頂尖的芯片公司都不知道，當先進製程走到5nm、3nm、2nm、1nm後，未來半導體行業的創新發展，路又在何方？

這個問題的答案，也許藏在人工智能、5G等新興應用裏，也許藏在半導體的新器件、新技術、新模式裏，整個半導體行業都在不斷探索前行。

無論未來誰是創新風暴的引領者，最終受益的都將是享用更高性能電子產品的每一個人。